verilog HDL 和VHDL哪个编程简单点,

我已经学了一段时间VHDL,但是旁边的人都在学verilog,是不是verilog比VHDL简单一点... 我已经学了一段时间VHDL,但是旁边的人都在学verilog,是不是verilog 比VHDL简单一点 展开
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China_0000
2008-09-06 · TA获得超过1305个赞
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这要看您所从事的专业领域

如果是微电子领域 或专业电路设计

应该学习verilog

而如果是一般做FPGA、CPLD控制

建议学习VHDL

参考资料: 多年经验

alexhex
2008-09-05 · TA获得超过106个赞
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lz既然学了一段时间了,想来各种书上关于两种语言的比较也看过不少了吧。

我也是初学者,我个人的感觉是VHDL难学易用,Verilog易学难用。
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霜皛06d
2008-09-06 · TA获得超过1204个赞
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现在基本上大部分的fabless都用verilog
如果有C基础的话 学习verilog会更简单!
而且仿真器的模型使用verilog 语言
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