利用Verilog HDL 将20Mhz分频得到1hz

如题... 如题 展开
 我来答
萌死补完计划w
推荐于2018-03-19
知道答主
回答量:6
采纳率:0%
帮助的人:9.4万
展开全部
就是一个简单的计数分频,程序给你敲在下面了,计数count小于10000000时为低,大于10000000小于20000000时为高,计数等于20000000时清零重新开始,循环,这就把20M分成1Hz了,请采纳吧
module div(clk,o_clk);
input clk;
output o_clk;
reg[31:0] count;
always@(posedge clk)
begin

if(count==20000000) count<=0;

else count<=count+1;

end

assign o_clk=(count<10000000)?0:1;
endmodule
推荐律师服务: 若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询

为你推荐:

下载百度知道APP,抢鲜体验
使用百度知道APP,立即抢鲜体验。你的手机镜头里或许有别人想知道的答案。
扫描二维码下载
×

类别

我们会通过消息、邮箱等方式尽快将举报结果通知您。

说明

0/200

提交
取消

辅 助

模 式