Question

用verilog设计一个自动倒计时的七段数码管

从F开始倒计时，直到为0。
并且有一个重置按钮Reset（其他自由发挥，只要代码无误程序可以正常实现就行，最好代码能多些，稍复杂点）
拜托各位了，，涉及到我挂不挂科啊。。。。。

Answer 1

16进制倒计时可以不？
module daojishi (clk,rst,oSEG,dp);
input clk;
input rst;
output reg [6:0]oSEG;
output dp;
assign dp=0;
reg [3:0]iDIG;
always @(posedge clk or negedge rst)
if(!rst)
iDIG<=15;
else
iDIG<=iDIG-1;

always @(iDIG)
begin
case(iDIG)
4'h1: oSEG = 7'b1111001; // ---t----
4'h2: oSEG = 7'b0100100; // | |
4'h3: oSEG = 7'b0110000; // lt rt
4'h4: oSEG = 7'b0011001; // | |
4'h5: oSEG = 7'b0010010; // ---m----
4'h6: oSEG = 7'b0000010; // | |
4'h7: oSEG = 7'b1111000; // lb rb
4'h8: oSEG = 7'b0000000; // | |
4'h9: oSEG = 7'b0011000; // ---b----
4'ha: oSEG = 7'b0001000;
4'hb: oSEG = 7'b0000011;
4'hc: oSEG = 7'b1000110;
4'hd: oSEG = 7'b0100001;
4'he: oSEG = 7'b0000110;
4'hf: oSEG = 7'b0001110;
4'h0: oSEG = 7'b1000000;
endcase
end

endmodule