Question

verilog HDL语言懂的，帮忙我看看程序

1. module Ic40161(Q,RCO,D,CLK,ET,EP,LD,CR)
2. output [3:0]Q,RCO;
3. Input [3:0]D,LD,CLK,ET,EP,CR;
4. wire EN;
5. assign EN=ET&EP;
6. reg [3:0]Q;
7. always@(posedge CLK or negedge CR)
8. begin if(!CR)Q=4’b0000;
9. else if(!LD)Q=D;
10. else if(EN)
11. begin if(Q==15)Q=0;
12. else Q=Q+1;
13. end
14. end
15. assign RCO=(Q==4’b1111&EN)?1:0;
16. endmodule
17. module veda3(CO,Q,CLK,CR)
18. output [3:0]Q,CO;
19. input CLK,CR;
20. wire VCC,GND,I2,I1;
21. assign VCC=1;GND=0;CO=I1;
22. wire ET,EP,[3:0]Q;
23. // module Ic40161(Q,RCO,D,CLK,ET,EP,LD,CR)
24. Ic40161 u1(.D(GND),.Q(Q),.LD(I2), .CLK(CLK),.CR(CR),.ET(VCC),.EP(VCC));
25. not u2(I1,I2);
26. nand u3(I2,Q[3],Q[0]);
27. endmodule
问题1.第15行的assign 后面不是要接线网型变量么，然而RCO在前面没有定义，可以这样用么？
问题2.第24行小括号中的信号线名必须在本模块中定义，但是CR,CLK，可以不用wire定义，直接使用么？

Answer 1

verilog HDL程序模块中输入、输出信号类型缺省时自动定义为wire型