Question

VHDL语言，如何定义二维数组，急！！

每个单元存储0或1，可否这样写：

type hang is array(31 downto 0)of std_logic;
type lie is array(15 downto 0)of hang;
signal a:lie;

d<=a(0)(27);

变量d能否得到a(0)(27)的值？

Answer 1

可以这样定义3×2的二维数组：
type TableName is array (2 downto 0,1 downto 0) of STD_LOGIC;
应用时：
constant table:TableName:=
(
('0','1'),
('0','1'),
('0','1')
) ;

Answer 2

不太清楚，只是一般应该是这样定义的：
type lie is array(15 downto 0) of std_logic_vector(31 downto 0);
signal a:lie;

d<=a(0)(27);

表示有16个32位数；