怎么读取fpga rom里的数据
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RAM一般是有：时钟、地址、写信号使能、写信号数据四组引脚。读得话写信号使能拉低，根据功能需求匹配时钟上升沿或下降沿改变地址端的输入地址，输出端在下一个时钟就输出之前地址的数据。ROM应该就是没有写使能吧，其他应该一样。
verilog风格一般是：
always@(posedge clk or negedge rst)
if(!rst)
address<=5'd0;
else if(address==5‘d9)
address<=5'd0;
else
address<=address+5'd1;
//地址位位宽为5bit，自0地址开始，每个clk上升沿自增，到地址为10时归零。其他语言的基本思路也是一样的 C的话就用循环
verilog风格一般是：
always@(posedge clk or negedge rst)
if(!rst)
address<=5'd0;
else if(address==5‘d9)
address<=5'd0;
else
address<=address+5'd1;
//地址位位宽为5bit，自0地址开始，每个clk上升沿自增，到地址为10时归零。其他语言的基本思路也是一样的 C的话就用循环
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