verilog中寄存器类型能不能作为输入
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寄存器类型（reg）在verilog的语法规定只有在模块语句（如always ，task等）中赋值的变量才用reg类型。
因输入变量不会在模块语句中赋值，所以输入变量不能声明为reg类型。
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意法半导体(中国)投资有限公司
2023-06-12 广告
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