verilog在同一模块下能不能把一个always块产生的计数信号当作下一always块的时钟信号 我来答 可选中1个或多个下面的关键词，搜索相关资料。也可直接点“搜索资料”搜索整个问题。 verilog 信号 模块 always 计数 搜索资料 1个回答 #热议# 不吃早饭真的会得胆结石吗？ 抗輱洼藏 2017-10-31 知道答主 回答量：34 采纳率：0% 帮助的人：9.2万 我也去答题访问个人页 关注 展开全部 可以。verilog在同一模块下能不能把一个always块产生的计数信号当作下一always块的时钟信号 本回答被提问者采纳 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 推荐律师服务： 若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询 其他类似问题 2016-08-20 verilog在同一模块下能不能把一个always块产生的计数信号当作下一always块的时钟信号 1 2017-11-26 Verilog问题：如何在多个always块中写同一个寄存器？或者说如何在一个always块中根据 6 2009-06-22 verilog中一个信号在不同的always中的赋值问题 15 2017-11-26 verilog 如何处理需要在两个always 中赋值的变量？ 9 2013-02-13 verilog中若有两个always模块 则他们是同时工作吗 5 2012-05-06 关于verilog中两个always的关系问题 1 2017-12-16 verilog语言中一个模块中2个always语句是如何执行 7 2017-12-16 关于verilog 的always的用法.. 117 更多类似问题 > 为你推荐：
