Question

在verilog中四输入引脚的与门在仿真时提示无信号源是为什么?

Answer 1

程序和波形都正确。你现在做的是时序仿真，所以输出c出现了较大的延时。1.)你可以选择功能仿真，这样验证程序的正确性；2.)时序仿真的时候,它是真实的电信号传输而不再是纯逻辑的。一定要考虑信号的真实周期，传输时间，而不是随意定个譬如20G的时钟，1fs的上升沿等。总之要据你所知，尽量真实。