Question

VHDL的一点问题

Variable e,f : std_logic;
Variable g : std_logic_vector(1 to 2);
Variable h: std_logic_vector(1 to 4);
e := ‘0’ ;
f := ‘1’ ;
g := “10”;
h :=(e=>3, f=>4, g(1)=>2, g(2)=>1);
在书上看的这段程序结果是h的值为1010，不知道是怎么得出来的？？？？

Answer 1

--h(4)=f;h(3)=e;h(2)=g(1);h(1)=g(2);源程序括号里的‘1’‘2’‘3’‘4’应该指的是h的对应位，刚好搜到这个问题的答案就来回复一下，顺便吐槽下某些答非所问的人

Answer 2

VHDL（或VERILOG）是硬件描述语言。
JAVA，C等是软件设计语言。

VHDL和VERILOG是开发硬件用的工具而已，如果你不会开发硬件，对一些电路如DFF，COUNTER，RAM，FIFO等不懂，VHDL语法再牛也没有用。
说到VHDL和VERILOG，就会想到IC，FPGA，ASIC开发，这些属于前景很好的职业，一个3年以上的工程师，月收入在2万以上。
所以不要简单地把VHDL学好就觉得有用了，那是千里之行的第一步而已，而且，会做IC，并不是看你是不是精通VHDL或VERILOG，刚刚说了，只是一个工具而已，而是看你会不会对一些信号的处理，对一些复杂系统的了解和设计能力，以及对IC这个要求和门槛很高的行业的了解。。

没有一个设计人员是把重点放在单纯的语言上面的。

补充:VHDL在硬件开发中已经用得很少了,主要是VERILOG,VHDL现在主要在大学里作教学用!