Question

EDA VHDL设计问题

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY LISTCHK IS
PORT (CLK : IN STD_LOGIC;
LIST : IN STD_LOGIC;
FIND : OUT STD_LOGIC);
END ;
ARCHITECTURE bhv OF LISTCHK IS
SIGNAL Q1,Q2,Q3,Q4,Q5 : STD_LOGIC;
BEGIN
PROCESS (CLK)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
Q5<=Q4;
Q4<=Q3;
Q3<=Q2;
Q2<=Q1;
Q1<=LIST;
END IF;
END PROCESS;
PROCESS (CLK)
BEGIN
IF Q5='1' AND Q4='1' AND Q3='0' AND Q2='1' AND Q1='0' THEN
FIND<='1';
ELSE
FIND<='0';
END IF;
END PROCESS;
END bhv;

这个代码仿真时没有一个周期的延时，但是在第二个进程加个CLK上升沿判断后就会出现延时了，为什么？代码如下：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY LISTCHK IS
PORT (CLK : IN STD_LOGIC;
LIST : IN STD_LOGIC;
FIND : OUT STD_LOGIC);
END ;
ARCHITECTURE bhv OF LISTCHK IS
SIGNAL Q1,Q2,Q3,Q4,Q5 : STD_LOGIC;
BEGIN
PROCESS (CLK)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
Q5<=Q4;
Q4<=Q3;
Q3<=Q2;
Q2<=Q1;
Q1<=LIST;
END IF;
END PROCESS;
PROCESS (CLK)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
IF Q5='1' AND Q4='1' AND Q3='0' AND Q2='1' AND Q1='0' THEN
FIND<='1';
ELSE
FIND<='0';
END IF;
END IF;
END PROCESS;
END bhv;
感谢china_0000的回答，那到底什么是并行啊？并行不是一起运行吗？

Answer 1

因为两个进程之间 是并行的关系啊

当你有一个上升沿到来时 会同时出发两个进程

然而 由于两个进程之间是并行的关系

肯定是先执行第一个进程 直到下一个上升沿到来时

才完成第二个进程

所以下面的程序 自然比上面的程序延时咯