学FPGA用VHDL语言还是Verilog语言比较好？

大学里学的事VHDL，但是听说Verilog更好用，更普及？... 大学里学的事VHDL，但是听说Verilog更好用，更普及？展开

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2015-01-27 · TA获得超过8230个赞

知道小有建树答主

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我大学学的VHDL,现在用的verilog，感觉verilog更像一门语言，VHDL更像电路，但是究其根本，还是电路、数据流的设计；形象点来说

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知道答主

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verilog把，很多大公司都在用verilog语言，学好了很好就业

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