Question

verilog 中begin 和end 的详细用法

Answer 1

1、首先，在项目上右键，点击New Source创建新的代码文件。

2、选择User Document创建自定义的文本文件，文件名和后缀随意。

3、创建好后，在下方切换到Files面板，双击打开该文件，按照自己喜欢的形式输入数据。

4、数据文件写好后，在项目上右键，点击New Source，接着选择Verilog Test Fixture，输入文件名并继续，选择待测模块，接着创建文件。

5、双击打开该文件，看到待测试模块输入对应了一些reg寄存器类型，输出部分对应了一些wire类型。添加两个parameter常量，接着添加计数变量J用于for循环，添加一个向量数组用于存放文件读取的数据。

6、如图是程序自动生成的实例化和连接待测模块的代码，在下面的initial begin ... end之间编写测试代码就可以了。