用vhdl或verilog设计四人竞赛抢答器
(1)设计用于竞赛抢答的四人抢答器。①有多路抢答，抢答台数为4②具有抢答开始后20s倒计时，20s倒计时后无人抢答显示超时的功能，并报警。③能显示超前抢答台号并显示犯规警...
(1) 设计用于竞赛抢答的四人抢答器。
① 有多路抢答，抢答台数为4
② 具有抢答开始后20s倒计时，20s倒计时后无人抢答显示超时的功能，并报警。
③ 能显示超前抢答台号并显示犯规警报；
(2) 系统复位后进入抢答状态，当有一路抢答按键被按下，该路抢答信号将其余各路抢答信号封锁，同时蜂鸣器响起，直到该路按键松开，显示牌显示该路抢答台号。
(3) 用VHDL语言设计符合上述功能要求的四人抢答器，并用层次化设计方法设计该电路。
哪位高手帮帮我，最好后面有注解，越详细越好，谢谢了 展开
① 有多路抢答，抢答台数为4
② 具有抢答开始后20s倒计时，20s倒计时后无人抢答显示超时的功能，并报警。
③ 能显示超前抢答台号并显示犯规警报；
(2) 系统复位后进入抢答状态，当有一路抢答按键被按下，该路抢答信号将其余各路抢答信号封锁，同时蜂鸣器响起，直到该路按键松开，显示牌显示该路抢答台号。
(3) 用VHDL语言设计符合上述功能要求的四人抢答器，并用层次化设计方法设计该电路。
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2个回答
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我可以给你啊，用数字电路做的，你移植到CPLD上就可以了。报警电路拍槐，友闭你用CPLD做个好贺裂频率就好了，很简单的。延时电路也是一样的。
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