verilog语言写多功能数字钟，现在我的程序实现了整点报时和闹钟定时功能，但是这两个都要凤鸣器响
verilog语言写多功能数字钟，现在我的程序实现了整点报时和闹钟定时功能，但是这两个都要凤鸣器响，该怎么控制...
verilog语言写多功能数字钟，现在我的程序实现了整点报时和闹钟定时功能，但是这两个都要凤鸣器响，该怎么控制
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首先你板子上要有蜂鸣器，看你蜂鸣器的引脚和FPGA的那根引脚连接的，在UCF里约束上，然后你到整点和闹钟的时候就把这根信号给1就行了吧。。
追问
什么是UCF？
追答
如果你用的quartus那就是引脚约束，就是设置输入输出端对应在芯片上的哪个引脚上，ISE里面叫ucf文件。。
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