Question

VHDL语言的信号定义问题

用VHDL语言编程的时候经常会遇到的一种情况就是，在结构体的内部还会有其他的信号，也就是说有必要引入新的信号但是这种信号的端口并不是实体的端口，因此需要重新定义，一个很简单的例子：
我的实体的外部只有a，b，c三个输入口但是我的芯片里面却必须用到ab，ca之类的信号再作为其他的输入
我的问题就是到底应该怎么定义，希望各位给我一个具体的例子
不胜感激。。。

Answer 1

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity fen is
port(
C1,C2,CLK:IN std_logic;实际端口
PU1,PU2,test:OUT std_logic实际端口
);
end fen;
architecture div of fen is
signal Q:std_logic_vector(3 downto 0);虚拟量
signal P:std_logic;虚拟量
signal C:std_logic;虚拟量
描述语句
end div;
自己定义就行了，没什么不可以的~~