用VERILOG HDL设计一个加减法计数器，异步清零，加法最大值42. 10
该电路具有输入端口clk、clr、load、data、updown。clk输入时钟信号；clr起异步清零作用，低电平有效；load为异步置数信号，将计数器置为data的值...
该电路具有输入端口 clk、clr、load、data、updown。clk输入时钟信号；clr起异步清零作用，低电平有效；load为异步置数信号，将计数器置为data的值；updown决定是加法还是减法计数。另外，该电路具有输出端口cout和qout，qout的位宽根据需要设置，输出计数值，以42为最大计数值，加法计数从0到最大值或减法计数从最大值到0；cout的位宽为1，每当加法计数到qout为最大值或减法计数到qout为0时输出一个高电平脉冲。
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加减法计数器，异步清零，加法最大值42.
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