Question

clk时钟频率怎么设定？使用quartus进行FPGA开发时，verilog语言中经常会有clk

clk时钟频率怎么设定？使用quartus进行FPGA开发时，verilog语言中经常会有clk这个信号。
比如module(clk,rst_n)………
那么这个clk的频率，在quartus里怎么设定？

Answer 1

硬件系统中的时钟频率，是根据硬件系统实际需要的工作速度来设定的。对于高速处理系统，需要采用较高的时钟频率，负责来不及处理信息；而对于低速系统，则没有必要弄一个高时钟频率，高时钟频率既耗电（功耗变大）又要为了适应低速而设计更复杂的分频电路，属于画蛇添足之举。