Question

qsys上生成nios cpu只能挂一个fifo吗？

如图fifo_4、fifo_5为仅有的两个fifo挂在cpu总线上，cpu访问fifo方式均是写入数据，但是quartus综合之后其中一个fifo的读信号不能综合出来（在stp文件中找不到valid_rreq），逻辑也无法读取其中的一个fifo。

Answer 1

FPGA 有着丰富的逻辑资源和接口资源，在其中实现并行的数据采集很少会受到硬件资源的限制，而且，在功能上，设计的接口控制逻辑相当于一个主控制器，它是针对具体的外部电路而实现的，容易满足要求、又能节约资源，提高系统性能。
因此，采用硬件逻辑去实现控制将是一种较好的方式~

Answer 2

3个fifo我都挂过，也成功编译运行，但不清楚你所说的不能综合是什么意思。去年似乎有一个项目挂了5个的，记不清了。FIFO的数量应该是不限制的，只要你的资源够。