Question

Verilog 中的posedge用法是什么？为什么有这两个错误？

Answer 1

posedge一般都用于always @（）的括号内，表示THR的上升沿到来时，运行always快内的程序。如果需要用到THR的上升沿来作为判断条件，建议你仔细点写代码。

Always包含一条或多条语句过程赋值任务使能if case 和循环语句这些语句在仿真运行中重复执行由定时控制管理语法alwaysStatement在何处使用module-<HERE>-endmodule规则• always 只能赋值寄存器reg integer real time realtime 类型• 启动仿真时所有always 都开始执行而且在仿真过程中持续执行当到达always 的最后一条语句时程序返回到always 的第一条语句继续执行注意• 如果Always 包含超过一条语句语句要包含在begin-end 或fork-join 块中• 没有定时控制的always 将永远循环合并always 是其中一条很有用的Verilog 合并语句但always 通常是不合并的为了使结果最好代码应受到下面其中一种模板的限制always @(Inputs) // 所有输入begin... // 组合逻辑endalways @(Inputs) // 所有输入if (Enable)begin... // 锁存器的动作endalways @(posedge Clock) // 只是时钟begin... // 同步的动作endalways @(posedge Clock or negedge Reset)// 只是时钟和复位beginif (!Reset) // 测试异步复位的有效激活电平... // 异步行动else... // 同步行动end // 给出触发器+逻辑