verilog的if语句问题
如图是代码和时序图。1.我想不明白当b在上升沿时，为什么cr的输出立刻翻转，而是延时一个clk周期后翻转？2.另一个dr的输出只是改变了敏感值里的上升沿触发为b的边沿触发...
如图是代码和时序图。1.我想不明白当b在上升沿时，为什么cr的输出立刻翻转，而是延时一个clk周期后翻转？2.另一个dr的输出只是改变了敏感值里的上升沿触发为b的边沿触发，dr的输出就在b上升沿时立刻翻转了，这和cr的区别在哪？
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1个回答
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1.如果是阻塞赋值，如果不写ELSE，那么综合成的就是latch，数值会保持。但是编译不会出错
2.如果是非阻塞赋值，那么不写ELSE，默认数值保持，综合成REG。但是需要根据你的电路功能是否确定数值需要保持
2.如果是非阻塞赋值，那么不写ELSE，默认数值保持，综合成REG。但是需要根据你的电路功能是否确定数值需要保持
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