Question

Verilog中怎么样对i赋值且无限循环

有一个变量，初值i=0，每一个clk信号的上升沿到来时i的值就加1，当i=3时，就把i的值重新变成0，就这样无限循环下去，也就是每个clk信号上升沿，i就按0，1，2，3，0，1，2，3，0，1，2，3......这样循环， 请教高手该怎么编，最好有实际的代码，非常谢谢

Answer 1

这个不就是分频么，很简单呀~~
reg [1:0] i;
reg rst_n; 复位信号
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
i <= 3'b0;
else if (i == 2'd3)
i <= 3'b0;
else
i <= i + 1;
end