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编好程序后，编译的一般步骤是：
（1）保存。不能保存在文件名有中文的文件夹中，保存的名字与模块名或者实体名一样，比如：如果你是编译文本程序的话，verilog要与module后面的名字一样，并且后缀为.v；VHDL要与entity 后面的实体名一样，后缀为.vhd。
（2）如一楼所说，把要编译的文件设为顶层文件：file--project--set file to project
(3) 编译
（1）保存。不能保存在文件名有中文的文件夹中，保存的名字与模块名或者实体名一样，比如：如果你是编译文本程序的话，verilog要与module后面的名字一样，并且后缀为.v；VHDL要与entity 后面的实体名一样，后缀为.vhd。
（2）如一楼所说，把要编译的文件设为顶层文件：file--project--set file to project
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威孚半导体技术
2024-08-19 广告
威孚（苏州）半导体技术有限公司是一家专注生产、研发、销售晶圆传输设备整机模块（EFEM/SORTER）及核心零部件的高科技半导体公司。公司核心团队均拥有多年半导体行业从业经验，其中技术团队成员博士、硕士学历占比80%以上，依托丰富的软件底层...
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