Question

max+plus2编译出错

Error: "can't find design file怎么解决

Answer 1

编好程序后，编译的一般步骤是：
（1）保存。不能保存在文件名有中文的文件夹中，保存的名字与模块名或者实体名一样，比如：如果你是编译文本程序的话，verilog要与module后面的名字一样，并且后缀为.v；VHDL要与entity 后面的实体名一样，后缀为.vhd。
（2）如一楼所说，把要编译的文件设为顶层文件：file--project--set file to project
(3) 编译

Answer 2

是不是没有 set file to project