quartus的verilog语言编写反应测试器
要求如下：Step1:利用SW[7:0]设定倒数时间Step2:Button[0]可启动倒数计时器，当时间结束时会亮起LEDG[0]。Step3:当LEDG[0]亮时，立...
要求如下：
Step 1: 利用SW[7:0]设定倒数时间
Step 2: Button[0]可启动倒数计时器，当时间结束时会亮起LEDG[0]。
Step 3: 当LEDG[0]亮时，立即按下Button[1]停止时间计数。
Step 4:并显示由起LEDG[0]亮时至按下Button[1]之间的时间。
我用posedge clk_1hz写了里面是always的if语句..但是最终它只会从0开始正数计时...button完全没用...实在是折腾了好多天都不行...
求助啊啊啊 展开
Step 1: 利用SW[7:0]设定倒数时间
Step 2: Button[0]可启动倒数计时器，当时间结束时会亮起LEDG[0]。
Step 3: 当LEDG[0]亮时，立即按下Button[1]停止时间计数。
Step 4:并显示由起LEDG[0]亮时至按下Button[1]之间的时间。
我用posedge clk_1hz写了里面是always的if语句..但是最终它只会从0开始正数计时...button完全没用...实在是折腾了好多天都不行...
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你要先设定一个初始时间，然后从这个时间开始倒数，
就是不停的减一，这些都是自己设定的。你说的从0开始，
说明你初始值为0，正数说明你是在不停的加1.
就是不停的减一，这些都是自己设定的。你说的从0开始，
说明你初始值为0，正数说明你是在不停的加1.
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2024-05-27 广告
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