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module sipo(output reg [3:0] q,
input wire data_in, clk,clr);
always@(posedge clk)
begin
if(clr)
q<=4'b0;
else
q<={q[2:0],data_in};
end
endmodule
input wire data_in, clk,clr);
always@(posedge clk)
begin
if(clr)
q<=4'b0;
else
q<={q[2:0],data_in};
end
endmodule
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现在还需要吗
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要啊！！！谢谢！！！！
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OK
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