Cadence中怎样从Schematic电路/Layout版图导出Verilog网表

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kobebryantline
2014-12-10 · TA获得超过502个赞
知道小有建树答主
回答量:278
采纳率:0%
帮助的人:137万
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在电路图里面像生成symbol那样,只不过输出选verilogeditor
匿名用户
2014-12-11
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你说的是电路原理图的模块VERILOG描述?还是就是版图和电路图的netlist网表啊
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