Verilog，怎样设置一个.v文件为TOP(顶层)文件 我来答 可选中1个或多个下面的关键词，搜索相关资料。也可直接点“搜索资料”搜索整个问题。 verilog top 顶层 搜索资料 3个回答 #热议# 应届生在签三方时要注意什么？ 匿名用户 2015-07-03 展开全部 右键，set as toplevel entity 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 匿名用户 2015-07-06 展开全部 看你用什么软件如果是qua 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 匿名用户 2015-07-05 展开全部 你说的是DC综合吗，综合的时候不都是有个说明的吗。还有顶层本来就是顶层。就相当于main函数。被testbench吊用的就是顶层 本回答被网友采纳 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 收起 2条折叠回答 推荐律师服务： 若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询 其他类似问题 2017-12-15 FPGA编程问题：有多个.v文件与module，把他们加到一个工程里，怎样确定顶层文件？ 9 2017-10-24 verilog怎么设计顶层文件 2016-11-13 VERILOG怎么样实现顶层文件调用其他模块 2015-12-14 verilog 如何设置顶层模块及其子模块 1 2021-11-18 verilog hdl 顶层文件描述方法主要有哪些 2013-05-28 VERILOG怎么样实现顶层文件调用其他模块？ 4 2018-03-29 verilog怎样实现顶层文件调用其他模块？急！ 7 2017-11-26 Quartus设置顶层文件 58 更多类似问题 > 为你推荐：
