verilog语言和vhdl语言能在一个工程中混用吗，vhdl语言编写的程序能用verilog编写测试文件进行测试吗
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可以混用，一个工程的可综合部分随便怎么混用都可以，但是仿真的时候，不同的仿真工具对混合仿真的支持程度不同，并且混合仿真库编译的方法比较复杂
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受教了，谢谢
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可以啊，vhdl和verilog 再QUARTUS中可以相互转换的，所以如果你担心不能混用的话，可以把其中之一转换成另外一种
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好的，谢谢
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可以混合编程，但是测试仿真不行的，要混合测试要下载独立的modersim软件，只有部分版本的软件支持
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我用VHDL写的程序，用verilog测试，不能用simulation仿真，但可以用modelsim仿真，这就是你说的仿真测试不行，只能用独立的modelsim？
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