在一个quartus中可以同时使用verilog和vhdl2种语言吗？？
比如在一个工程文件下我文件1用vhdl文件2用verilog然后把文件一文件二模块化顶层用原理图连接这样可以吗...
比如在一个工程文件下
我文件1 用vhdl
文件2 用verilog
然后把文件一文件二模块化
顶层用原理图 连接
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我文件1 用vhdl
文件2 用verilog
然后把文件一文件二模块化
顶层用原理图 连接
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3个回答
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没有问题的，两种语言都支持。其实最后仿真器都是转换成自己识别的文件格式，和verilog和vhdl就没有关系了`
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