QuartusIi软件，整体代码都是用VHDL语言写的，但是现在有一个模块是用verilog写的。
如何在VHDL中例化这个verilog模块？已搞定，直接在VHDL中声明例化即可，和对VHDL模块的操作相同。...
如何在VHDL中例化这个verilog模块？
已搞定，直接在VHDL中声明例化即可，和对VHDL模块的操作相同。 展开
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例化 或者 bdf那样 ）原理图形式做也可以的
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