quartus中已经编译通过的vhdl语言可以用软件生成verilog语言吗？
quartus中已经编译通过的vhdl语言可以用软件生成verilog语言吗？高手请教一下，谢谢~...
quartus中已经编译通过的vhdl语言可以用软件生成verilog语言吗？高手请教一下，谢谢~
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通过VHDL生成原理图，再以原理图输入法，编译仿真后，查看它的verilog代码，或许可以。
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哈哈 怎么可能呢 这分别是两种硬件语言 它们的诞生时间与来源都不一样 不能互相转化
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不可以
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