Question

关于vhdl顶层文件重复调用已设计好模块问题。 我想编写一个电子钟程序，现在已经编写了各个独立模块

关于vhdl顶层文件重复调用已设计好模块问题。
我想编写一个电子钟程序，现在已经编写了各个独立模块，如60进制模块，24进制模块，分频模块，译码模块，扫描模块等。
秒钟和分钟都用到60进制模块，而秒钟的驱动是分频后的1赫兹频率，秒钟用1赫兹信号驱动，分钟用秒钟产生的进位信号驱动。
现在的问题是，在元件例化时，分频模块的例化比较好写，而60进制的元件例化不知道怎么写？不知道能否在计算秒钟时，其输入端口的时钟是否对应分频后的秒脉冲？在计算分钟时其输入端口能否对应秒钟的进位信号？书上的例题都是元件与顶层文件的端口对应，没有说元件与元件对应。
请大侠指点。

Answer 1

举个例子:

对应的顶层文件:

U3的输入不就是U2和U1的输出啊。推理，你的设计里面时钟（24进制计数器）的输入是分钟（60进制计数器）的输出，分钟计数器的输入是秒钟计数器的输出，秒钟计数器的输入是分频器秒脉冲模块的输出。如果再实在是弄不明白，建议你的顶层文件使用图形化编程，直接画电路连线就好了阿！希望能够采纳！