VHDL 顶层模块设计问题
entitytopisPORT(a3,a2,a1,a0:instd_logic;k:instd_logic;clk:instd_logic;reset:instd_log...
entity top is
PORT
(
a3,a2,a1,a0 : in std_logic;
k : in std_logic;
clk : in std_logic;
reset : in std_logic;
ok : in std_logic;
cancel : in std_logic;
change : in std_logic;
ver : in std_logic;
stopalarm : in std_logic;
en_out : out std_logic;
result : out std_logic;
wrong : out std_logic;
alarm : out std_logic;
);
end top;
这是我的顶层模块的端口定义，可是为什么会说我的下面那个括号有语法错误？ 展开
PORT
(
a3,a2,a1,a0 : in std_logic;
k : in std_logic;
clk : in std_logic;
reset : in std_logic;
ok : in std_logic;
cancel : in std_logic;
change : in std_logic;
ver : in std_logic;
stopalarm : in std_logic;
en_out : out std_logic;
result : out std_logic;
wrong : out std_logic;
alarm : out std_logic;
);
end top;
这是我的顶层模块的端口定义，可是为什么会说我的下面那个括号有语法错误？ 展开
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将alarm : out std_logic;这一句最后的";"删除掉！正确写法：alarm : out std_logic
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光点科技
2023-08-15 广告
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