Question

quartus用VHDL编辑的原件，在设置顶层为原理图时候仿真提示引脚重复定义，具体如下

VHDL2和5都用到yinfu【4...0】引脚一个输入一个输出，我的VHDL文件就都定义了，如下图

结果将连线好的原理图设置顶层文件仿真就出这个错误，重复定义，求大神指点下，改来改去都不对

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Answer 1

你的图不完整，无法判断vhdl5的输入信号yinfu与vhdl2的输出信号线YINFU是不是同一组信号线。如果是同一组的话，应当无问题；如果不是同一组的话，则出现了不同的信号使用了同一个名称的问题（VHDL的标识符不区分大小写，YinFu与YINFU是同一个信号名）。将其中一组改个其它的名称。

Answer 2

改一下yinfu那个输出的名字也不行吗