verilog一个时钟在另一个时钟下工作 用什么语句实现 5
有俩个不一样的时钟要求是要在clk2是上升沿到来时开始以clk上升沿计数累加用什么语句有想法的大神们帮忙提点一下clk4为四分频时钟信号clk为原始时钟信号...
有俩个不一样的时钟 要求是要在clk2是上升沿到来时开始以clk上升沿计数累加 用什么语句 有想法的大神们帮忙提点一下
clk4为四分频时钟信号 clk为原始时钟信号 展开
clk4为四分频时钟信号 clk为原始时钟信号 展开
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always@（posedge clk and posedge clk2）begin
cnt <= cnt + 'b1;
end
cnt <= cnt + 'b1;
end
追问
会报错 好像always里面不能写俩个时钟信号吧?
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