Question

verilog always的语句是在一个时钟执行一遍，还是一个时钟执行一次

Answer 1

always是一个过程块，后面通常接@再接敏感列表。你所问的是时序逻辑，一般写作always@(posedge clk)也就是上升沿敏感，每次时钟上升沿的时候开始执行always当中的过程块，当然并不是都是时钟敏感的，比如说组合逻辑电路通常可以写成always@*，只要always块中的任意变量发生变化都会触发always块。另外还有些地方比如always@(clk) clk=~clk;这就永远不会触发，此是后话，望你好好学习。