Question

在verilog中，问always语句条件的问题。

在verilog中，问always语句条件的问题。在verilog中，有两个时钟信号a,b.
为什么always@(negedge a or negedge b)编译后，实验板调试，发现a的下降沿会使always内语句执行一次，b是检测到低电平时，always内一直执行。
是不是语法问题，要使检测到a或b的下降沿时，执行一次always的正确的写法是？

Answer 1

重要的事情说三遍，
verilog是描述电路结构的，写verilog的时候一定要想明白最后实现的电路是什么样子的
verilog是描述电路结构的，写verilog的时候一定要想明白最后实现的电路是什么样子的
verilog是描述电路结构的，写verilog的时候一定要想明白最后实现的电路是什么样子的
没有任何RTL级电路器件能同时接收两个时钟。
你这样写always块，生成的电路是生成一个以 (~a) 为时钟驱动的D触发器， 而b会接到这个D触发器的异步rst输入，该rst低有效