Question

FPGA的 reset 信号需要加什么 SDC 约束

Answer 1

不管是什么FPGA，其实RESET线上的延时都是需要考虑的。设计错误会引起低概率的功能错误。
简单来说，RESET路径和平时的逻辑路径稍有不同。它一般可以忍受复位脉冲晚几个周期到达，也就是说从PIN到寄存器的绝对延时是可以放宽的；但是大多数设计，特别是有状态机的设计，会需要置位信号同时到达，以便所有寄存器同时开始工作，如果这点不能满足，那么状态机可能出错。因此我们可以用一些约束对这样的要求来做一些时序上的宽松处理，而不需要像普通脉冲信号一样要求一个时钟周期内就到达所有fanout。

给RESET直接设置False Path的设计一来是对这种低概率的逻辑错误不是很关心，比如使用环境中允许错误后重新启动一下，那么也就可以放宽要求了。二来设计一个好的复位逻辑时序和约束并不是很简单，所以当时序不能满足的时候，人们看到有人set_false_path的设计一样工作，也就跟着学了。