Verilog定义具有256个元素，14比特的存移位存储器 reg [13:0] ShiftReg [255:0];
为什么会说Mixofblockingandnon-blockingassignmentstovariable<ShiftReg>isnotarecommendedcodi...
为什么会说Mix of blocking and non-blocking assignments to variable <ShiftReg> is not a recommended coding practice.
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一般来说，推荐的定义是这么写的
reg [13:0] ShiftReg [0:255]
reg [13:0] ShiftReg [0:255]
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