请问在FPGA Verilog设计中，使用关键字parameter定义常数有啥好处？
什么情况下会选择使用parameter？既然使用parameter定义的参数还可以通过defparam重新定义，那么它和reg类型就没有差别了啊？...
什么情况下会选择使用parameter？既然使用parameter定义的参数还可以通过defparam重新定义，那么它和reg类型就没有差别了啊？
展开
1个回答
展开全部
parameter主要用于修改 定义数据位宽的场景拍坦，比如
parameter BIT_WIDTH=8; 那么在例化该代码模块时，可以用 defparam 修改BIT_WIDTH=16 或是 BIT_WIDTH=4 去修改数据位宽、
抽象起来就是做一件衣服，通过袭逗桐paramter使得衣服可以变成L XL XXL
reg是模块内部使用的寄存器,声明可以是
reg [BIT_WIDTH-1:0] a_reg;
这里指闭reg 使用paramter定义的BIT_WIDTH实现了数据变位宽的功能
如果还是以衣服为抽象，reg只是衣服上的纽扣
parameter BIT_WIDTH=8; 那么在例化该代码模块时，可以用 defparam 修改BIT_WIDTH=16 或是 BIT_WIDTH=4 去修改数据位宽、
抽象起来就是做一件衣服，通过袭逗桐paramter使得衣服可以变成L XL XXL
reg是模块内部使用的寄存器,声明可以是
reg [BIT_WIDTH-1:0] a_reg;
这里指闭reg 使用paramter定义的BIT_WIDTH实现了数据变位宽的功能
如果还是以衣服为抽象，reg只是衣服上的纽扣
本回答被提问者和网友采纳
已赞过
已踩过<
评论
收起
你对这个回答的评价是？
推荐律师服务：
若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询
