Question

我是写好了Verilog HDL语言编写了源码，不知道放到Quartus II的什么地方生成我要实现的与。或···等逻辑

Answer 1

你的意思是建好了工程文件，写好了语言，也通过了编译，然后想查看你所写程序的RTL结构图是不是？如果是那样的话只要依次选择Tools、Netlist Viewer、RTL Viewer，稍等之后就可以看到RTL结构图了。
如果是要生成模块图然后查看的话首先编译通过之后得生成模块图，名称就是你的模块名，然后就可以查看了。如果还不知道怎么查看的话就新建个bdf格式文件，然后输入你所生成的模块名，确定之后你就可以看到了。

Answer 2

比如俺写了一个adder的模块，现在俺要进行FPGA实现
1.打开Quartus
2.创建项目，一般来说项目名字是总模块的名字
3.加入你写的模块的路径和文件名
4.设置约束，比如你这个模块的时钟是怎么走的，从哪个pin进去的，里面有没有用PLL倍频了，后面的路径有没有分频器==
还有IO的约束
第4步比较难，建议你找个例子
5.开始综合点击“start compilation”
6.如果出现错误，请重复步骤

Answer 3

写好了后保存为module一样的名字，然后点processing下拉里的start compilation就开始生成了。如果没语法错的话就可以生成逻辑了。

Answer 4

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