Question

Verilog中使用除法运算符“/”，综合后查看rtl视图如下图所示，而且仿真能在一个时钟得到商

这对吗？实际上在FPGA中除法运算电路中是怎样的，能在一个时钟周期完成吗，直接使用”/"的话，是通过是什么原理来实现除法运算的？

Answer 1

之所以能一个时钟出结果，那是因为你是“仿真”，仅仅是仿真而已，真正实现的时候，是不可以一个时钟出结果的，你需要使用触发器IP核，而最好不要使用/号，这种方法是不对的

追问

哦，是这样啊，那如果想要实现除法运算的话，有没有什么简单快速的方法呢？
还有，FPGA中有嵌入式的乘法器，在modelsim中仿真的实现也是能在一个时钟周期内完成，这对吗？实际中的乘法需要几个时钟周期呢？

追答

乘法器是可以一个周期之内完成的，除法器不可以，两种的算法不一样，实现除法器没有什么好的办法，最好使用IP核，老老实实的来

Answer 2

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