verilog设计中，如何实现下图中的门电路？ 80
如图所示，在verilog中如何写代码才能实现这个门电路图？图中的与门和或门判定的阈值假定为x？（不知道这样说明对不对，如有不对可以指出。）...
如图所示，在verilog中如何写代码才能实现这个门电路图？
图中的与门和或门判定的阈值假定为x？（不知道这样说明对不对，如有不对可以指出。） 展开
图中的与门和或门判定的阈值假定为x？（不知道这样说明对不对，如有不对可以指出。） 展开
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我不懂verilog，但可以给你写出布尔表达式
x>y：xy'
x<y：x'y
x=y：(xy'+x'y)'
单撇号表示逻辑非。
x>y：xy'
x<y：x'y
x=y：(xy'+x'y)'
单撇号表示逻辑非。
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