verilog 语句出现错误
运行这段程序wireclk_50M;wireclk_40M;clk2clk2_inst(.inclk0(clk),.c0(clk_50M),.c1(clk_40M));出...
运行这段程序
wire clk_50M;
wire clk_40M;
clk2 clk2_inst (
.inclk0 ( clk ),
.c0 ( clk_50M ),
.c1 ( clk_40M )
);
出现了如下错误提示，但是参考的代码却没有问题
Error (12006): Node instance "clk2_inst" instantiates undefined entity "clk2" 展开
wire clk_50M;
wire clk_40M;
clk2 clk2_inst (
.inclk0 ( clk ),
.c0 ( clk_50M ),
.c1 ( clk_40M )
);
出现了如下错误提示，但是参考的代码却没有问题
Error (12006): Node instance "clk2_inst" instantiates undefined entity "clk2" 展开
展开全部
clk2这个模块是不是没有写？？
clk2 clk2_inst （这一部分是模块例化，根据undefined entity "clk2"，可以看出模块clk2没有定义）
clk2 clk2_inst （这一部分是模块例化，根据undefined entity "clk2"，可以看出模块clk2没有定义）
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