Question

verilog 语言中 大小比较用什么标识符?

有没有大于等于？怎么表示？小于等于就是赋值，这有没有影响

Answer 1

应该是刚刚学Verilog语言吧，Verilog语言中是有大于小于等于的，<=在不同的情况下可以表达不同的意思，一般情况下在条件判断的时候即（）中是小于等于的意思，在（）之外的是非阻塞型赋值语句。例如：
if（i<=10）//这个是小于等于
begin
Q<=4'b1101;//这个的赋值语句，即把4位的二进制数1101赋给Q
end

Answer 2

verilog中有大于等于、小于等于，虽然和赋值一样，但是使用不一样，例如：assign sum = (A<B)? 1'b0 : 1'b1;如果A<B，sum 等于0，否则等于1 ！