Question

verilog 我在一个顶层模块里建了两个小模块 ,为啥RTL视图里边只看见一个模块

a , b是两个定义好的模块输入输出分别是ain,aout,bin bout
在top模块下将两个模块连起来 ,top模块的输入输出是in，out
wire c;
a a1 (
.ain （in）,
.aout (c)
);
b b1 (
.bin (c),
.bout (out)
);
感觉没错啊 ，为啥只看见top下的一个b模块？
郁闷

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Answer 1

优化掉了吧- -

追问

先谢谢 回答了 我是刚开始学习 ，优化是指哪部分？怎样就优化掉了？谢谢

追答

能把全部代码贴出来么？你用的什么综合软件哇！

追问

谢谢了 问题已经解决了

Answer 2

看综合后的警告，你这个问题可能a模块没有被综合进去，具体查看RTL吧

Answer 3

问下是如何解决的呢。我也遇到这种情况了