Question

想用verilog设计一个并行转串行的移位寄存器。每次移出的那一位从移位寄存器输出。

想用verilog设计一个移位寄存器。输入信号有移位脉冲pluse，数据输入26位的Din，写入信号load，输出一位out.
要求是，load下降时，把Din给移位寄存器，然后当pluse的下降沿每次到来时就移一位，并把移出来的那一位给输出out。

Answer 1

要求很明确了，根据要求写就行了
module p2s(output out,
input [25:0] Din,
input load,pluse);

reg [25:0] d_temp1,d_temp2;
always@(negedge load)
d_temp1<=Din;

always@(negedge pluse)
d_temp2<={d_temp1[24:0],1'b0};

assign out=d_temp2[25];
endmodule

追问

你好：程序只能实现一次移位。怎么实现26次呢。双端口存储器的设计：输入信号有写信号WR，读信号RD，地址值AB1，地址值AB2，32位的数据DB1，输出信号有32位的DB2。在每个WR下降沿到来时，DB1写入存储器，同时AB1减1，共写入26次，AB1减26次减到0.。在每个RD下降沿到来时，把输入的26个数一个一个读出给DB2，同时AB2减1，一直减到0.谢谢