modelsim软件里用verilog语言仿真的问题
**Error:C:/Users/admin/Desktop/exercise/ex2/top.v(1):near"'t":Illegalbasespecifierinn...
** Error: C:/Users/admin/Desktop/exercise/ex2/top.v(1): near "'t": Illegal base specifier in numeric constant.
** Error: C:/Users/admin/Desktop/exercise/ex2/top.v(1): near "'t": syntax error, unexpected BASE, expecting class 展开
** Error: C:/Users/admin/Desktop/exercise/ex2/top.v(1): near "'t": syntax error, unexpected BASE, expecting class 展开
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timescale和define前面的符号是反引号“`”，就是tab上面那个，你的是单引号了吧
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