FPGA问题Error: Width mismatch in port of instance and type ADD
Error:Widthmismatchinport"datab[31..0]"ofinstance"inst9"andtypeADD--sourceis""A_ALTER...
Error: Width mismatch in port "datab[31..0]" of instance "inst9" and type ADD -- source is ""A_ALTERA_SYNTHESIZED[2]""
我在原理图编译的时候能通过，我想让原理图转化为VHDL语言。结果就出现了这样的错误，而且出现了19个。我看网上好像有人说是芯片的问题怎么改怎么改就好了，我没看懂。 展开
我在原理图编译的时候能通过，我想让原理图转化为VHDL语言。结果就出现了这样的错误，而且出现了19个。我看网上好像有人说是芯片的问题怎么改怎么改就好了，我没看懂。 展开
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说你的数据宽度不匹配。一个是32bit的，另一个是2位的？
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威孚半导体技术
2024-08-19 广告
威孚（苏州）半导体技术有限公司是一家专注生产、研发、销售晶圆传输设备整机模块（EFEM/SORTER）及核心零部件的高科技半导体公司。公司核心团队均拥有多年半导体行业从业经验，其中技术团队成员博士、硕士学历占比80%以上，依托丰富的软件底层...
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你试试用 .port()的方式来例化模块。
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